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崗位要求：
1)深入理解FPGA產(chǎn)品生命周期及開發(fā)流程，熟練掌握verilog HDL或VHDL語言；
2)熟練使用ISE、vivado、QuartusII 、Libero、Modelsim、Questasim、IUS、Leda、HDL Designer、PT等FPGA開發(fā)驗(yàn)證工具；
3)熟悉Xilinx、Actel等公司的FPGA使用；
4)熟悉Shell、Tcl腳本語言，具有后端時(shí)序基礎(chǔ)，熟悉靜態(tài)時(shí)序驗(yàn)證方法的優(yōu)先；
5)通信/集成電路/電子/計(jì)算機(jī)/自動(dòng)化控制相關(guān)專業(yè)，具有通信FPGA開發(fā)或驗(yàn)證經(jīng)驗(yàn)優(yōu)先；
6)了解常用通信等協(xié)議以及校驗(yàn)算法；
7)具備較強(qiáng)的溝通及需求理解能力。
崗位職責(zé)：
1)負(fù)責(zé)按照驗(yàn)證流程和驗(yàn)證方法要求進(jìn)行編碼規(guī)則檢查、人工走查、功能測(cè)試、性能測(cè)試、余量測(cè)試等，并編寫相應(yīng)的輸出文檔；
2)負(fù)責(zé)定位發(fā)現(xiàn)的問題并編寫報(bào)告；
3)負(fù)責(zé)對(duì)回歸測(cè)試進(jìn)行驗(yàn)證，并對(duì)驗(yàn)證發(fā)現(xiàn)問題修改情況進(jìn)行追蹤；
4)負(fù)責(zé)對(duì)所參與項(xiàng)目進(jìn)行評(píng)審和歸檔工作；
積極完成部門領(lǐng)導(dǎo)及項(xiàng)目負(fù)責(zé)人要求的其他工作安排。
此崗位為常駐地為四川成都29所內(nèi)。