應(yīng)屆畢業(yè)生
學(xué)歷不限
2026-04-08 11:40:16
2204人關(guān)注
職位描述
該職位信息待核驗(yàn)，請仔細(xì)了解后再進(jìn)行投遞！
崗位職責(zé)
1.負(fù)責(zé)IP和SOC驗(yàn)證
2.理解設(shè)計(jì)需求， 建立IP、SOC驗(yàn)證計(jì)劃
3.負(fù)責(zé)IP驗(yàn)證環(huán)境的搭建,執(zhí)行驗(yàn)證計(jì)劃，驗(yàn)證用例的開發(fā)和回歸，分析和提高功能覆蓋率和代碼覆蓋率，確保驗(yàn)證的完整性， 保證設(shè)計(jì)質(zhì)量。
4.支持FPGA驗(yàn)證和測試用例的開發(fā)和回片測試debug。
任職要求
1.電子相關(guān)專業(yè)本科以上學(xué)歷， 2年以上驗(yàn)證相關(guān)工作經(jīng)驗(yàn)。
2.熟悉system Verilog和UVM方法學(xué)，以及各種驗(yàn)證組件的實(shí)現(xiàn)（assertion， checker， monitor等）， 能夠獨(dú)立搭建模塊級驗(yàn)證環(huán)境
3.熟悉邏輯設(shè)計(jì)和Verilog語言， 熟悉MCU架構(gòu)和設(shè)計(jì)（CPU，總線，中斷， DMA， 時(shí)鐘等）者優(yōu)先。
4.熟練掌握至少一種腳本語言， TCL、Perl， Python， C-shell 等
工作地點(diǎn)：上海/蘇州/天津均可
1.負(fù)責(zé)IP和SOC驗(yàn)證
2.理解設(shè)計(jì)需求， 建立IP、SOC驗(yàn)證計(jì)劃
3.負(fù)責(zé)IP驗(yàn)證環(huán)境的搭建,執(zhí)行驗(yàn)證計(jì)劃，驗(yàn)證用例的開發(fā)和回歸，分析和提高功能覆蓋率和代碼覆蓋率，確保驗(yàn)證的完整性， 保證設(shè)計(jì)質(zhì)量。
4.支持FPGA驗(yàn)證和測試用例的開發(fā)和回片測試debug。
任職要求
1.電子相關(guān)專業(yè)本科以上學(xué)歷， 2年以上驗(yàn)證相關(guān)工作經(jīng)驗(yàn)。
2.熟悉system Verilog和UVM方法學(xué)，以及各種驗(yàn)證組件的實(shí)現(xiàn)（assertion， checker， monitor等）， 能夠獨(dú)立搭建模塊級驗(yàn)證環(huán)境
3.熟悉邏輯設(shè)計(jì)和Verilog語言， 熟悉MCU架構(gòu)和設(shè)計(jì)（CPU，總線，中斷， DMA， 時(shí)鐘等）者優(yōu)先。
4.熟練掌握至少一種腳本語言， TCL、Perl， Python， C-shell 等
工作地點(diǎn)：上海/蘇州/天津均可
注：聯(lián)系我時(shí)，請說是在江蘇人才網(wǎng)上看到的。
工作地點(diǎn)
地址：上海浦東新區(qū)祥科路268號3層308室
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詳細(xì)位置，可以參考上方地址信息
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職位發(fā)布者
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