應(yīng)屆畢業(yè)生
學(xué)歷不限
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職位描述
該職位還未進行加V認(rèn)證，請仔細(xì)了解后再進行投遞！
崗位內(nèi)容：
1. 設(shè)計數(shù)字信號處理電路和FPGA原型。
2. 編寫Verilog HDL代碼，進行模擬仿真、綜合和布局布線。
3. 完成FPGA驗證測試，并發(fā)現(xiàn)并解決設(shè)計問題。
4. 實現(xiàn)FPGA設(shè)計規(guī)格書，包括架構(gòu)、設(shè)計、實現(xiàn)和驗證。
任職要求：
1. 精通數(shù)字電路設(shè)計和FPGA設(shè)計流程。
2. 具有豐富的HDL編程經(jīng)驗，熟練使用Verilog HDL語言。
3. 對數(shù)字信號處理和FPGA設(shè)計算法有深入了解。
4. 熟悉EDA工具鏈，如Vivado、Quartus等。
5. 有良好的溝通、團隊協(xié)作能力和問題解決技巧。
6. 本科及以上學(xué)歷，專業(yè)是電子、通信、計算機或相關(guān)領(lǐng)域。
注：聯(lián)系我時，請說是在江蘇人才網(wǎng)上看到的。
工作地點
地址：南京雨花臺區(qū)華為南京研究所
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詳細(xì)位置，可以參考上方地址信息
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職位發(fā)布者
戴佳呈/..HR
廣州思信電子科技有限公司
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電子技術(shù)·半導(dǎo)體·集成電路
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200-499人
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公司性質(zhì)未知
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上海張江高科技園區(qū)祖沖之路2305號b幢610室
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