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1.負(fù)責(zé)模擬電路模塊（例如 放大器、帶隙基準(zhǔn)、LDO、PLL、ADC/DAC、高速接口電路等）的規(guī)格定義、電路架構(gòu)選擇、電路設(shè)計(jì)及仿真，分析仿真結(jié)果，優(yōu)化電路性能、穩(wěn)定性和魯棒性。

2.與版圖工程師緊密合作，指導(dǎo)關(guān)鍵模擬模塊的版圖設(shè)計(jì)，確保版圖匹配、寄生效應(yīng)最小化、滿足可靠性規(guī)則（ESD, Latch-up）和工藝要求。

3.進(jìn)行版圖寄生提取和后仿真，評(píng)估寄生參數(shù)對(duì)電路性能的影響，并迭代優(yōu)化設(shè)計(jì)。

4.支持實(shí)驗(yàn)室芯片測(cè)試，分析測(cè)試數(shù)據(jù)，驗(yàn)證設(shè)計(jì)性能，進(jìn)行失效分析并協(xié)助解決測(cè)試中發(fā)現(xiàn)的問(wèn)題。

5.撰寫設(shè)計(jì)文檔，包括規(guī)格書、設(shè)計(jì)報(bào)告、仿真報(bào)告和測(cè)試計(jì)劃。

人員要求：

1.要求微電子學(xué)、電子工程、集成電路設(shè)計(jì)或相關(guān)專業(yè)的碩士及以上學(xué)位，具有3年及以上模擬集成電路設(shè)計(jì)經(jīng)驗(yàn)。

2.擁有扎實(shí)的模擬電路基礎(chǔ)，掌握系統(tǒng)的模擬集成電路設(shè)計(jì)理論。

3.熟練掌握Cadence Virtuoso ADE設(shè)計(jì)環(huán)境，以及Spectre/APS/HSPICE等仿真工具，具有Monte Carlo和工藝角分析經(jīng)驗(yàn)，熟悉Calibre或類似工具進(jìn)行DRC/LVS檢查，及后仿電路提取。

4.深刻理解模擬版圖設(shè)計(jì)要點(diǎn)（匹配、寄生、噪聲隔離、ESD保護(hù)等），并能有效指導(dǎo)版圖工作。

5.有車規(guī)級(jí)芯片設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先。

補(bǔ)充信息：

1.公司位置在北京理工大學(xué)，交通便利。

2.單位直簽合同，待遇優(yōu)良，發(fā)展空間大。