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崗位職責(zé)：
負(fù)責(zé)模擬及混合信號芯片模塊或全芯片的后端物理版圖設(shè)計(jì)、實(shí)現(xiàn)與優(yōu)化。
獨(dú)立完成從電路理解、布局規(guī)劃、物理實(shí)現(xiàn)、到設(shè)計(jì)驗(yàn)證（DRC/LVS/ERC）的全流程工作。
與電路設(shè)計(jì)工程師緊密協(xié)作，深入理解設(shè)計(jì)需求，解決與性能、噪聲、匹配及可靠性相關(guān)的版圖挑戰(zhàn)。
撰寫版圖設(shè)計(jì)文檔，確保設(shè)計(jì)意圖的可追溯性，并支持芯片的流片與后續(xù)Debug工作。
參與制定和優(yōu)化版圖設(shè)計(jì)流程與方法學(xué)，提升團(tuán)隊(duì)設(shè)計(jì)效率與質(zhì)量。
崗位要求：
學(xué)歷：大專及以上學(xué)歷，具備2年及以上模擬/混合信號芯片版圖設(shè)計(jì)經(jīng)驗(yàn)。
專業(yè)知識(shí)：扎實(shí)的模擬版圖基礎(chǔ)知識(shí)，精通匹配、隔離、寄生優(yōu)化、可靠性設(shè)計(jì)（ESD、Latch-up）等關(guān)鍵設(shè)計(jì)理念。
工具技能：精通Cadence Virtuoso、Synopsys IC Compiler等版圖工具，熟練使用Calibre進(jìn)行物理驗(yàn)證（DRC/LVS/ERC）。